9781461373315 - formal semantics and proof techniques for optimizing vhdl models de umamageswaran, kothanda; pandey, sheetanshu l.; wilsey, philip a. (9 resultados)
Formal Semantics and Proof Techniques for Optimizing VHDL Models
Umamageswaran, Kothanda; Pandey, Sheetanshu L.; Wilsey, Philip A.
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
Philip A. Wilsey Kothanda Umamageswaran Sheetanshu L. Pandey
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Taschenbuch. Condición: Neu. Formal Semantics and Proof Techniques for Optimizing VHDL Models | Kothanda Umamageswaran (u. a.) | Taschenbuch | xxi | Englisch | 2012 | Springer | EAN 9781461373315 | Verantwortliche Person für die EU: Springer Verlag GmbH, Tiergartenstr. 17, 69121 Heidelberg, juergen[dot]hartmann[at]springer[dot]c…om | Anbieter: preigu.
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Taschenbuch. Condición: Neu. Druck auf Anfrage Neuware - Printed after ordering - Formal Semantics and Proof Techniques for Optimizing VHDL Models presents a formal model of VHDL that clearly specifies both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows h…ow those constructs can be formally manipulated to reason about VHDL. The dynamic semantics is presented as a description of what the simulation of VHDL means. In particular it specifies what values the signals of a VHDL description will take if the description were to be executed. An advantage of the approach is that the semantic model can be used to validate different simulation algorithms. The book also presents an embedding of the dynamic semantics in a proof checker which is then used to prove equivalences of classes of VHDL descriptions. Formal Semantics and Proof Techniques for Optimizing VHDL Models is written for hardware designers who are interested in the formal semantics of VHDL.
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows ho…w those constructs can be formally manipulated to reason about VHDL. 184 pp. Englisch.
Formal Semantics and Proof Techniques for Optimizing VHDL Models
Wilsey Philip A. Umamageswaran Kothanda Pandey Sheetanshu L.
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
Wilsey Philip A. Umamageswaran Kothanda Pandey Sheetanshu L.
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Taschenbuch. Condición: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Formal Semantics and Proof Techniques for Optimizing VHDL Models presents a formal model of VHDL that clearly specifies both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs… and shows how those constructs can be formally manipulated to reason about VHDL. The dynamic semantics is presented as a description of what the simulation of VHDL means. In particular it specifies what values the signals of a VHDL description will take if the description were to be executed. An advantage of the approach is that the semantic model can be used to validate different simulation algorithms. The book also presents an embedding of the dynamic semantics in a proof checker which is then used to prove equivalences of classes of VHDL descriptions.Formal Semantics and Proof Techniques for Optimizing VHDL Models is written for hardware designers who are interested in the formal semantics of VHDL.Springer-Verlag KG, Sachsenplatz 4-6, 1201 Wien 184 pp. Englisch.
