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System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .) (Systems on Silicon, Volume .) - Tapa dura
Sinopsis
Modern electronics testing has a legacy of more than 40 years. The introduction of new technologies, especially nanometer technologies with 90nm or smaller geometry, has allowed the semiconductor industry to keep pace with the increased performance-capacity demands from consumers. As a result, semiconductor test costs have been growing steadily and typically amount to 40% of today's overall product cost. This book is a comprehensive guide to new VLSI Testing and Design-for-Testability techniques that will allow students, researchers, DFT practitioners, and VLSI designers to master quickly System-on-Chip Test architectures, for test debug and diagnosis of digital, memory, and analog/mixed-signal designs.
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Acerca del autor
Laung-Terng Wang, Ph.D., is founder, chairman, and chief executive officer of SynTest Technologies, CA. He received his EE Ph.D. degree from Stanford University. A Fellow of the IEEE, he holds 18 U.S. Patents and 12 European Patents, and has co-authored/co-edited two internationally used DFT textbooks- VLSI Test Principles and Architectures (2006) and System-on-Chip Test Architectures (2007).
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System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .) (Systems on Silicon, Volume .)
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Morgan Kaufmann, 2007
ISBN 10: 012373973X
ISBN 13: 9780123739735
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System-on-Chip Test Architectures (Hardcover)
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Elsevier Science & Technology, San Francisco, 2008
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System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .) (Systems on Silicon, Volume .)
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System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .) (Systems on Silicon, Volume .)
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Condición: New. A guide to VLSI Testing and Design-for-Testability techniques that allows students, researchers, DFT practitioners, and VLSI designers to master System-on-Chip Test architectures, for test debug and diagnosis of digital, memory, and analog/mixed-signal designs. It also includes practical problems at the end of each chapter for students. Series: Systems on Silicon. Num Pages: 896 pages, Approx. 600 illustrations. BIC Classification: THR. Category: (P) Professional & Vocational. Dimension: 242 x 199 x 38. Weight in Grams: 1602. . 2007. 1st Edition. hardcover. . . . . Nº de ref. del artículo: V9780123739735
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System-On-Chip Test Architectures: Nanometer Design for Testabilityvolume .
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System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .)
Librería: Kennys Bookstore, Olney, MD, Estados Unidos de America
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Condición: New. A guide to VLSI Testing and Design-for-Testability techniques that allows students, researchers, DFT practitioners, and VLSI designers to master System-on-Chip Test architectures, for test debug and diagnosis of digital, memory, and analog/mixed-signal designs. It also includes practical problems at the end of each chapter for students. Series: Systems on Silicon. Num Pages: 896 pages, Approx. 600 illustrations. BIC Classification: THR. Category: (P) Professional & Vocational. Dimension: 242 x 199 x 38. Weight in Grams: 1602. . 2007. 1st Edition. hardcover. . . . . Books ship from the US and Ireland. Nº de ref. del artículo: V9780123739735
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System-On-Chip Test Architectures: Nanometer Design for Testability
Librería: Revaluation Books, Exeter, Reino Unido
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Hardcover. Condición: Brand New. illustrated edition. 896 pages. 9.50x7.50x1.50 inches. In Stock. Nº de ref. del artículo: x-012373973X
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