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Improving Performance and Reducing Power with Hardware Acceleration: Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: California Books, Miami, FL, Estados Unidos de America
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Improving Performance and Reducing Power with Hardware Acceleration - Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: Rarewaves.com USA, London, LONDO, Reino Unido
Calificación del vendedor: 5 de 5 estrellas
EUR 56,10
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Improving Performance and Reducing Power with Hardware Acceleration: Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Idioma: Inglés
Publicado por VDM Verlag Dr. M�ller 2008-12-30, 2008
ISBN 10: 3639106903 ISBN 13: 9783639106909
Librería: Chiron Media, Wallingford, Reino Unido
Calificación del vendedor: 5 de 5 estrellas
EUR 44,14
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Improving Performance and Reducing Power with Hardware Acceleration | Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: preigu, Osnabrück, Alemania
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Añadir al carritoTaschenbuch. Condición: Neu. Improving Performance and Reducing Power with Hardware Acceleration | Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow | Colin J. Ihrig | Taschenbuch | Kartoniert / Broschiert | Englisch | 2008 | VDM Verlag Dr. Müller | EAN 9783639106909 | Verantwortliche Person für die EU: OmniScriptum GmbH & Co. KG, Bahnhofstr. 28, 66111 Saarbrücken, info[at]akademikerverlag[dot]de | Anbieter: preigu.
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Improving Performance and Reducing Power with Hardware Acceleration - Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: Rarewaves.com UK, London, Reino Unido
Calificación del vendedor: 5 de 5 estrellas
EUR 52,28
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Improving Performance and Reducing Power with Hardware Acceleration: Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: Mispah books, Redhill, SURRE, Reino Unido
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Improving Performance and Reducing Power with Hardware Acceleration Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: PBShop.store US, Wood Dale, IL, Estados Unidos de America
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Improving Performance and Reducing Power with Hardware Acceleration Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: PBShop.store UK, Fairford, GLOS, Reino Unido
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EUR 48,17
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Añadir al carritoPAP. Condición: New. New Book. Delivered from our UK warehouse in 4 to 14 business days. THIS BOOK IS PRINTED ON DEMAND. Established seller since 2000.
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Improving Performance and Reducing Power with Hardware Acceleration
Librería: moluna, Greven, Alemania
Calificación del vendedor: 4 de 5 estrellas
EUR 46,44
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Añadir al carritoKartoniert / Broschiert. Condición: New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Modern electronic design automation tools can be used to apply a variety of transformations to hardware blocks in an effort to achieve performance and power savings. A number of such transformations require tools with intimate knowle.
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Improving Performance and Reducing Power with Hardware Acceleration : Static Timing Analysis Based Transformations of Combinational Logic in a High Level ASIC Synthesis Flow
Librería: AHA-BUCH GmbH, Einbeck, Alemania
Calificación del vendedor: 5 de 5 estrellas
EUR 49,95
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Se envía de Alemania a Estados Unidos de AmericaCantidad disponible: 2 disponibles
Añadir al carritoTaschenbuch. Condición: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Modern electronic design automation tools can be used to apply a variety of transformations to hardware blocks in an effort to achieve performance and power savings. A number of such transformations require tools with intimate knowledge of the design's timing characteristics. Static timing analysis estimates the worst-case timing behavior of hardware data flow graphs. The static timing analyzer described in this book operates on data flow graphs which are generated as intermediate representations within a C to VHDL hardware acceleration compiler. Two additional tools were then developed which utilize the results of the static timing analysis. An automated pipelining tool was developed to increase the throughput of large blocks of combinational logic generated by the compiler. Another tool was designed to mitigate power consumption resulting from combinational glitching. By inserting special signal buffers with preselected propagation delays, known as delay elements, functional units can be kept inactive until their inputs stabilize. This book explores these tools as well as the various design tradeoffs resulting from their use.
