This item is printed on demand - it takes 3-4 days longer - Neuware -Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL. 184 pp. Englisch.

N� de ref. del art�culo 9780792383758

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Detalles bibliogr�ficos

T�tulo: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Editor: Springer US Nov 1998
Fecha de publicaci�n: 1998
Idioma: Ingl�s
ISBN 10: 0792383753
ISBN 13: 9780792383758
Encuadernaci�n: Buch
Estado: Neu

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Sinopsis

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

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