This book presents the basis for reusing the test vector generation and simulation for the purpose of implementation verification, to result in a significant timesaving. It brings the results in the direction of merging manufacturing test vector generation and verification.
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"This monograph presents, as its main contribution, methods to gain more confidence in verification by simulation. ... The methods presented in this book may be suitable to verify gate level circuits which may have small modifications after automatic optimization or some manual interaction." (Reiner Kolla, Zentralblatt MATH, Vol. 1049 (24), 2004)
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Condición: New. Presents the basis for reusing the test vector generation and simulation for the purpose of implementation verification, to result in a significant timesaving. This book brings the results in the direction of merging manufacturing test vector generation and verification. Series: Frontiers in Electronic Testing. Num Pages: 231 pages, biography. BIC Classification: TJFM1. Category: (P) Professional & Vocational. Dimension: 235 x 155 x 14. Weight in Grams: 509. . 2003. Hardback. . . . . Nº de ref. del artículo: V9781402076527
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Buch. Condición: Neu. Verification by Error Modeling | Using Testing Techniques in Hardware Verification | Zeljko Zilic (u. a.) | Buch | xv | Englisch | 2003 | Springer US | EAN 9781402076527 | Verantwortliche Person für die EU: Springer Verlag GmbH, Tiergartenstr. 17, 69121 Heidelberg, juergen[dot]hartmann[at]springer[dot]com | Anbieter: preigu Print on Demand. Nº de ref. del artículo: 102367540
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