Variability Tolerant Networks on Chip

Idioma: inglés

Editorial: LAP LAMBERT Academic Publishing Apr 2015, 2015

3659660906 / 9783659660900

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This item is printed on demand - it takes 3-4 days longer - Neuware -NoC have been successfully replacing interconnects in multi-core chip. As technology scales down, process variations cause NoC links designed to be identical to have different electrical properties. We propose statistical design methodology that uses a statistical guard to tolerate variations with lower guard than conventional worst-case design. Thus saving power at low failure rate. A variability-aware NoC topology and geometry scaling, in addition to topology evaluation from variation perspective help the designer to perform scaling and choose the topology with lower variations for different technology nodes and NoC size. Finally, variability-aware routing algorithms make use of process variability link failure probability and adapt routing to reduce the NoC failure rate. 132 pp. Englisch.

N° de ref. del artículo 9783659660900

Título
Variability Tolerant Networks on Chip
Autor
Eman Gawish
Editorial
LAP LAMBERT Academic Publishing Apr 2015
Año de publicación
2015
Estado
Neu
Encuadernación
Taschenbuch
Idioma
inglés
ISBN 10
3659660906
ISBN 13
9783659660900
Peso del artículo
215 gramos
Dimensiones
220x150x8 mm

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