Process Variation Tolerant VLSI Designs

Idioma: inglés

Editorial: LAP LAMBERT Academic Publishing Dez 2014, 2014

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This item is printed on demand - it takes 3-4 days longer - Neuware -Dynamic gates have been excellent choice in the design of high-performance modules in modern microprocessors. The only limitation of dynamic gates is their relatively low noise margin compared to that of standard CMOS gates. Traditionally, this issue has been resolved by employing a pMOS keeper circuit that compensates for leakage current of the pull-down nMOS network. In the earlier technology nodes, the keeper circuit could improve reliability of the dynamic gates with minor performance penalty. However, aggressive scaling trends of CMOS technology along with increasing levels of process variations have reduced effectiveness of the traditional keeper approach. This problem is more severe in wide fan-in dynamic gates due to the large number of leaky nMOS devices connected to the dynamic node. In this work a process variation tolerant wide fan-in dynamic OR gate with two new keeper designs is proposed which are capable of reducing the contention between the keeper and PDN and hence capable of reducing the power dissipation and delay. 80 pp. Englisch.…

N° de ref. del artículo 9783659648946

Título
Process Variation Tolerant VLSI Designs
Autor
Vikas Mahor
Editorial
LAP LAMBERT Academic Publishing Dez 2014
Año de publicación
2014
Estado
Neu
Encuadernación
Taschenbuch
Idioma
inglés
ISBN 10
3659648949
ISBN 13
9783659648946
Peso del artículo
137 gramos
Dimensiones
220x150x5 mm

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