T�tulo: Modeling of Electrical Overstress in Integrated Circuits (The Springer International Series in Engineering and Computer Science, 289)
Editor: Springer
Fecha de publicaci�n: 1994
Idioma: Ingl�s
ISBN 10: 0792395050
ISBN 13: 9780792395058
Encuadernaci�n: hardcover
Estado: New
Peso: 34 onzas

Acerca de

Sinopsis

Electrical overstress (EOS) and Electrostatic discharge (ESD) pose one of the most dominant threats to integrated circuits (ICs). These reliability concerns are becoming more serious with the downward scaling of device feature sizes. Modeling of Electrical Overstress in Integrated Circuits presents a comprehensive analysis of EOS/ESD-related failures in I/O protection devices in integrated circuits.
The design of I/O protection circuits has been done in a hit-or-miss way due to the lack of systematic analysis tools and concrete design guidelines. In general, the development of on-chip protection structures is a lengthy expensive iterative process that involves tester design, fabrication, testing and redesign. When the technology is changed, the same process has to be repeated almost entirely. This can be attributed to the lack of efficient CAD tools capable of simulating the device behavior up to the onset of failure which is a 3-D electrothermal problem. For these reasons, it is important to develop and use an adequate measure of the EOS robustness of integrated circuits in order to address the on-chip EOS protection issue. Fundamental understanding of the physical phenomena leading to device failures under ESD/EOS events is needed for the development of device models and CAD tools that can efficiently describe the device behavior up to the onset of thermal failure.
Modeling of Electrical Overstress in Integrated Circuits is for VLSI designers and reliability engineers, particularly those who are working on the development of EOS/ESD analysis tools. CAD engineers working on development of circuit level and device level electrothermal simulators will also benefit from the material covered. This book will also be of interest to researchers and first and second year graduate students working in semiconductor devices and IC reliability fields.

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Para cumplir el plazo de desistimiento, basta con que la comunicaci�n relativa al ejercicio por tu parte de este derecho sea enviada antes de que venza el plazo correspondiente.

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Podremos retenerte el reembolso hasta haber recibido los bienes, o hasta que hayas presentado una prueba de la devoluci�n de los mismos, seg�n qu� condici�n se cumpla primero. Deber�s devolvernos o entregarnos directamente los bienes a BennettBooksLtd, Sean Bennett ATTN RETURNS, 7765 N Sheridan Rd, 60626, Chicago, Illinois, U.S.A., +1 7733871973, sin ninguna demora indebida y, en cualquier caso, a m�s tardar en el plazo de 14 d�as naturales a partir de la fecha en que nos comuniques tu decisi�n de desistimiento del contrato. Se considerar� cumplido el plazo si efect�as la devoluci�n de los bienes antes de que haya concluido dicho plazo. Deber�s asumir el coste directo de devoluci�n de los bienes. Solo ser�s responsable de la disminuci�n de valor de los bienes resultante de una manipulaci�n distinta a la necesaria para establecer la naturaleza, las caracter�sticas y el funcionamiento de los bienes.

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