Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Implementation detail of three state-of-the-art low-power high-performance ADC and clock multiplier PLL designs using unique architecturesConcise and graphical explanation of key points in ADC/PLL design at both architecture and circuit level.

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Detalles bibliogr�ficos

T�tulo: Low-Power High-Speed ADCs for Nanometer CMOS Integration
Editor: Springer Netherlands
Fecha de publicaci�n: 2008
Idioma: Ingl�s
ISBN 10: 1402084498
ISBN 13: 9781402084492
Encuadernaci�n: Encuadernaci�n de tapa dura
Estado: New

Acerca de

Sinopsis

Low-Power High-Speed ADCs for Nanometer CMOS Integration is about the design and implementation of ADC in nanometer CMOS processes that achieve lower power consumption for a given speed and resolution than previous designs, through architectural and circuit innovations that take advantage of unique features of nanometer CMOS processes. A phase lock loop (PLL) clock multiplier has also been designed using new circuit techniques and successfully tested.

1) A 1.2V, 52mW, 210MS/s 10-bit two-step ADC in 130nm CMOS occupying 0.38mm². Using offset canceling comparators and capacitor networks implemented with small value interconnect capacitors to replace resistor ladder/multiplexer in conventional sub-ranging ADCs, it achieves 74dB SFDR for 10MHz and 71dB SFDR for 100MHz input.

2) A 32mW, 1.25GS/s 6-bit ADC with 2.5GHz internal clock in 130nm CMOS. A new type of architecture that combines flash and SAR enables the lowest power consumption, 6-bit >1GS/s ADC reported to date. This design can be a drop-in replacement for existing flash ADCs since it does require any post-processing or calibration step and has the same latency as flash.

3) A 0.4ps-rms-jitter (integrated from 3kHz to 300MHz offset for >2.5GHz) 1-3GHz tunable, phase-noise programmable clock-multiplier PLL for generating sampling clock to the SAR ADC. A new loop filter structure enables phase error preamplification to lower PLL in-band noise without increasing loop filter capacitor size.

De la contraportada

Low-Power High-Speed ADCs for Nanometer CMOS Integration is about the design and implementation of ADC in nanometer CMOS processes that achieve lower power consumption for a given speed and resolution than previous designs, through architectural and circuit innovations that take advantage of unique features of nanometer CMOS processes. A phase lock loop (PLL) clock multiplier has also been designed using new circuit techniques and successfully tested.

1) A 1.2V, 52mW, 210MS/s 10-bit two-step ADC in 130nm CMOS occupying 0.38mm². Using offset canceling comparators and capacitor networks implemented with small value interconnect capacitors to replace resistor ladder/multiplexer in conventional sub-ranging ADCs, it achieves 74dB SFDR for 10MHz and 71dB SFDR for 100MHz input.

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Si es un consumidor, puede rescindir el contrato de acuerdo con lo siguiente. Por consumidor se entiende cualquier persona f�sica que act�e con fines ajenos a su actividad comercial, empresarial, oficio o profesi�n.

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Derecho legal de desistimiento

Tiene derecho a rescindir este contrato en un plazo de 14 d�as sin dar ning�n motivo.

El periodo de desistimiento vencer� a los 14 d�as desde que usted, o un tercero que no sea el transportista e indicado por usted, adquiera la posesi�n f�sica del �ltimo bien o del �ltimo lote o pieza.

Para ejercer el derecho de desistimiento, complete de forma electr�nica y env�e una declaraci�n clara en nuestro sitio web, desde "Mis compras" en "Mi cuenta". Le enviaremos sin demora un acuse de recibo de dicho desistimiento a trav�s de un soporte duradero (por ejemplo, por correo electr�nico).

Para cumplir con el plazo de desistimiento, basta con que env�e su comunicaci�n relativa al ejercicio del derecho de desistimiento antes de que venza el periodo de desistimiento.

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Si rescinde este contrato, le reembolsaremos todos los pagos que hayamos recibido de usted, incluidos los gastos de env�o (excepto los gastos adicionales que surjan si elige un tipo de env�o que no sea el tipo de env�o est�ndar m�s econ�mico que ofrecemos).

Podemos hacer una deducci�n del reembolso por la p�rdida de valor de cualquier bien suministrado, si la p�rdida es el resultado de una manipulaci�n innecesaria por su parte.

Efectuaremos el reembolso sin demoras indebidas y, a m�s tardar, 14 d�as despu�s de que se nos informe de su decisi�n de rescindir este contrato.

Efectuaremos el reembolso utilizando el mismo medio de pago que utiliz� para la transacci�n inicial, a menos que haya acordado expresamente lo contrario; en cualquier caso, no incurrir� en ning�n cargo como resultado de dicho reembolso.

Podremos retener el reembolso hasta que hayamos recibido los bienes o hasta que nos haya presentado una prueba de que los ha devuelto, lo que ocurra primero.

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letzte Aktualisierung: 23.10.2019

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