Druck auf Anfrage Neuware - Printed after ordering - Loop tiling, as one of the most important compiler optimizations, is beneficial for both parallel machines and uniprocessors with a memory hierarchy. This book explores the use of loop tiling for reducing communication cost and improving parallelism for distributed memory machines. The author provides mathematical foundations, investigates loop permutability in the framework of nonsingular loop transformations, discusses the necessary machineries required, and presents state-of-the-art results for finding communication- and time-minimal tiling choices. Throughout the book, theorems and algorithms are illustrated with numerous examples and diagrams. The techniques presented in Loop Tiling for Parallelism can be adapted to work for a cluster of workstations, and are also directly applicable to shared-memory machines once the machines are modeled as BSP (Bulk Synchronous Parallel) machines. Features and key topics: Detailed review of the mathematical foundations, including convex polyhedra and cones; Self-contained treatment of nonsingular loop transformations, code generation, and full loop permutability; Tiling loop nests by rectangles and parallelepipeds, including their mathematical definition, dependence analysis, legality test, and code generation; A complete suite of techniques for generating SPMD code for a tiled loop nest; Up-to-date results on tile size and shape selection for reducing communication and improving parallelism; End-of-chapter references for further reading. Researchers and practitioners involved in optimizing compilers and students in advanced computer architecture studies will find this a lucid and well-presented reference work with numerous citations to original sources.

N� de ref. del art�culo 9780792379331

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Detalles bibliogr�ficos

T�tulo: Loop Tiling for Parallelism
Editor: Springer, Springer
Fecha de publicaci�n: 2000
Idioma: Ingl�s
ISBN 10: 0792379330
ISBN 13: 9780792379331
Encuadernaci�n: Buch
Estado: Neu
Dimensiones: 241�mil�metros de ancho por 160 de alto por 20 de largo
Peso: 588 gramos

Acerca de

Sinopsis

Loop tiling, as one of the most important compiler optimizations, is beneficial for both parallel machines and uniprocessors with a memory hierarchy. This book explores the use of loop tiling for reducing communication cost and improving parallelism for distributed memory machines. The author provides mathematical foundations, investigates loop permutability in the framework of nonsingular loop transformations, discusses the necessary machineries required, and presents state-of-the-art results for finding communication- and time-minimal tiling choices. Throughout the book, theorems and algorithms are illustrated with numerous examples and diagrams. The techniques presented in Loop Tiling for Parallelism can be adapted to work for a cluster of workstations, and are also directly applicable to shared-memory machines once the machines are modeled as BSP (Bulk Synchronous Parallel) machines.
Features and key topics:

Detailed review of the mathematical foundations, including convex polyhedra and cones;
Self-contained treatment of nonsingular loop transformations, code generation, and full loop permutability;
Tiling loop nests by rectangles and parallelepipeds, including their mathematical definition, dependence analysis, legality test, and code generation;
A complete suite of techniques for generating SPMD code for a tiled loop nest;
Up-to-date results on tile size and shape selection for reducing communication and improving parallelism;
End-of-chapter references for further reading.

Researchers and practitioners involved in optimizing compilers and students in advanced computer architecture studies will find this a lucid and well-presented reference work with numerous citations to original sources.

Rese�a del editor

Detailed review of the mathematical foundations, including convex polyhedra and cones;
Self-contained treatment of nonsingular loop transformations, code generation, and full loop permutability;
Tiling loop nests by rectangles and parallelepipeds, including their mathematical definition, dependence analysis, legality test, and code generation;
A complete suite of techniques for generating SPMD code for a tiled loop nest;
Up-to-date results on tile size and shape selection for reducing communication and improving parallelism;
End-of-chapter references for further reading.

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Para cumplir el plazo de desistimiento, basta con que la comunicaci�n relativa al ejercicio por tu parte de este derecho sea enviada antes de que venza el plazo correspondiente.

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En caso de desistimiento por tu parte, te devolveremos todos los pagos recibidos de ti, incluidos los gastos de entrega (con la excepci�n de los gastos adicionales resultantes de la elecci�n por tu parte de una modalidad de entrega diferente a la modalidad menos costosa de entrega ordinaria que ofrezcamos) sin ninguna demora indebida y, en todo caso, a m�s tardar 14 d�as naturales a partir de la fecha en la que se nos informes de tu decisi�n de desistir del presente contrato. Procederemos a efectuar dicho reembolso utilizando el mismo medio de pago empleado por ti para la transacci�n inicial, a no ser que hayas dispuesto expresamente lo contrario; en todo caso, no incurrir�s en ning�n gasto como consecuencia del reembolso.

Podremos retenerte el reembolso hasta haber recibido los bienes, o hasta que hayas presentado una prueba de la devoluci�n de los mismos, seg�n qu� condici�n se cumpla primero. Deber�s devolvernos o entregarnos directamente los bienes a AHA-BUCH GmbH, Garlebsen 48, 37574, Einbeck, Germany, 49 55639996039, sin ninguna demora indebida y, en cualquier caso, a m�s tardar en el plazo de 14 d�as naturales a partir de la fecha en que nos comuniques tu decisi�n de desistimiento del contrato. Se considerar� cumplido el plazo si efect�as la devoluci�n de los bienes antes de que haya concluido dicho plazo. Deber�s asumir el coste directo de devoluci�n de los bienes. Solo ser�s responsable de la disminuci�n de valor de los bienes resultante de una manipulaci�n distinta a la necesaria para establecer la naturaleza, las caracter�sticas y el funcionamiento de los bienes.

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