Design of Magnitude Comparator Using Reversible Logic Gates

Idioma: inglés

Editorial: LAP LAMBERT Academic Publishing Sep 2018, 2018

3659796069 / 9783659796067

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This item is printed on demand - it takes 3-4 days longer - Neuware -A need for low power ICs arises to keep the power density of ICs within tolerable limits. While the power dissipation increases linearly with advanced version processors, the power density also increases exponentially, because of the ever-shrinking size of the integrated circuits. Reversible logic is emerging as an important research area in the recent years due to its ability to reduce power dissipation, which is the main requirement in low power digital design.In our proposed method reversible comparator based on CMOS logic circuit is designed using reversible gates. In this design we try to reduce optimization parameters like number of constant inputs, garbage outputs, and quantum cost. The experimental results obtained for implementation in CADENCE EDA 180nm technology shows the considerable reduction in terms of Power Delay Product in comparison with the comparator designed in conventional. 60 pp. Englisch.

N° de ref. del artículo 9783659796067

Título
Design of Magnitude Comparator Using Reversible Logic Gates
Autor
Saranya Karunamurthi
Editorial
LAP LAMBERT Academic Publishing Sep 2018
Año de publicación
2018
Estado
Neu
Encuadernación
Taschenbuch
Idioma
inglés
ISBN 10
3659796069
ISBN 13
9783659796067
Peso del artículo
107 gramos
Dimensiones
220x150x4 mm

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