Cache and Interconnect Architectures in Multiprocessors

Idioma: inglés

Editorial: Springer, Springer Sep 2011, 2011

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This item is printed on demand - Print on Demand Titel. Neuware -Cache And Interconnect Architectures In Multiprocessors Eilat, Israel May 25-261989 Michel Dubois UniversityofSouthernCalifornia Shreekant S. Thakkar SequentComputerSystems The aim of the workshop was to bring together researchers working on cache coherence protocols for shared-memory multiprocessors with various interconnect architectures. Shared-memory multiprocessors have become viable systems for many applications. Bus based shared-memory systems (Eg. Sequent's Symmetry, Encore's Multimax) are currently limited to 32 processors. The fIrst goal of the workshop was to learn about the performance ofapplications on current cache-based systems. The second goal was to learn about new network architectures and protocols for future scalable systems. These protocols and interconnects would allow shared-memory architectures to scale beyond current imitations. The workshop had 20 speakers who talked about their current research. The discussions were lively and cordial enough to keep the participants away from the wonderful sand and sun for two days. The participants got to know each other well and were able to share their thoughts in an informal manner. The workshop was organized into several sessions. The summary of each session is described below. This book presents revisions of some of the papers presented at the workshop.Springer-Verlag KG, Sachsenplatz 4-6, 1201 Wien 296 pp. Englisch. …

N° de ref. del artículo 9781461288244

Título
Cache and Interconnect Architectures in Multiprocessors
Autor
Michel Dubois
Editorial
Springer, Springer Sep 2011
Año de publicación
2011
Estado
Neu
Encuadernación
Taschenbuch
Idioma
inglés
ISBN 10
146128824X
ISBN 13
9781461288244
Peso del artículo
452 gramos
Dimensiones
235x155x17 mm

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