Advanced ASIC Chip Synthesis: Using Synopsys(r) Design Compiler(tm) Physical Compiler(tm) and Primetime(r)
Idioma: inglés
Editorial: Springer, New York, NY, 2001
- Tapa dura
- Usado
Librería: Lost Books, AUSTIN, TX, Estados Unidos de AmericaLost Books
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- Título
- Advanced ASIC Chip Synthesis: Using Synopsys(r) Design Compiler(tm) Physical Compiler(tm) and Primetime(r)
- Autor
- Bhatnagar, Himanshu
- Editorial
- Springer, New York, NY
- Año de publicación
- 2001
- Encuadernación
- Hard cover
- Idioma
- inglés
- ISBN 10
- 0792376447
- ISBN 13
- 9780792376446
- Edición
- 2nd 2002 ed.
The emphasis of this book is on real-time application of Synopsys tools, used to combat various problems seen at VDSM geometries. Readers will be exposed to an effective design methodology for handling complex, sub-micron ASIC designs. Significance is placed on HDL coding styles, synthesis and optimization, dynamic simulation, formal verification, DFT scan insertion, links to layout, physical synthesis, and static timing analysis. At each step, problems related to each phase of the design flow are identified, with solutions and work-around described in detail. In addition, crucial issues related to layout, which includes clock tree synthesis and back-end integration (links to layout) are also discussed at length. Furthermore, the book contains in-depth discussions on the basis of Synopsys technology libraries and HDL coding styles, targeted towards optimal synthesis solution.
Target audiences for this book are practicing ASIC design engineers and masters level students undertaking advanced VLSI courses on ASIC chip design and DFT techniques.
“Sinopsis” puede pertenecer a otra edición de este título.
Reseña del editor
The emphasis of this book is on real-time application of Synopsys tools, used to combat various problems seen at VDSM geometries. Readers will be exposed to an effective design methodology for handling complex, sub-micron ASIC designs. Significance is placed on HDL coding styles, synthesis and optimization, dynamic simulation, formal verification, DFT scan insertion, links to layout, physical synthesis, and static timing analysis. At each step, problems related to each phase of the design flow are identified, with solutions and work-around described in detail. In addition, crucial issues related to layout, which includes clock tree synthesis and back-end integration (links to layout) are also discussed at length. Furthermore, the book contains in-depth discussions on the basis of Synopsys technology libraries and HDL coding styles, targeted towards optimal synthesis solution.
Target audiences for this book are practicing ASIC design engineers and masters level students undertaking advanced VLSI courses on ASIC chip design and DFT techniques.
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