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Publicado por White Falcon Publishing, 2023
ISBN 10: 163640961XISBN 13: 9781636409610
Librería: Books Unplugged, Amherst, NY, Estados Unidos de America
Libro
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Publicado por LAP LAMBERT Academic Publishing Sep 2013, 2013
ISBN 10: 365942093XISBN 13: 9783659420931
Librería: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Alemania
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -The main objective of this book is to provide new low power, low area and low power delay product solution for Very Large Scale Integration (VLSI) designers. At circuit level, Hybrid PTL/CMOS logic style gives best results over CMOS only and PTL only. A fine cost-performance ratio comparator design based on modified 1's complement principle and conditional sum adder scheme using Hybrid PTL/CMOS logic style has been proposed in this report and the proposed design has small power dissipation, low power delay product and less area over various parameter ranges. Simulations are based on BSIM 3V3 90nm CMOS technology. It shows an 8-bit comparator of the proposed architecture only needs 154 transistors. 84 pp. Englisch.
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Publicado por LAP Lambert Academic Publishing, 2019
ISBN 10: 620028170XISBN 13: 9786200281708
Librería: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Alemania
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -a new power reduction technique called Voltage Scaling Stacked Transistor (VS-STACK) has been presented. The proposed technique has been compared with some of the existing power reduction techniques. The result shows a colossal amount of reduction in power consumption for the 2input NOR gate. The power consumption is curtailed by 20% to 90%. Furthermore there is a tremendous improvement in the power delay product. Hence this technique can be used for high speed circuits. The circuit operates in subthreshold region which is suitable for applications that require extremely low power consumption 60 pp. Englisch.
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Publicado por Ediciones Nuestro Conocimiento Jul 2022, 2022
ISBN 10: 6204996002ISBN 13: 9786204996004
Librería: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Alemania
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Se ha presentado una nueva técnica de reducción de potencia denominada Transistor apilado con escalado de tensión (VS-STACK). La técnica propuesta se ha comparado con algunas de las técnicas de reducción de potencia existentes. El resultado muestra una cantidad colosal de reducción del consumo de energía para la puerta NOR de 2 entradas. El consumo de energía se reduce entre un 20% y un 90%. Además, hay una tremenda mejora en el producto de retardo de potencia. Por lo tanto, esta técnica puede utilizarse en circuitos de alta velocidad. El circuito funciona en la región subumbral, lo que es adecuado para aplicaciones que requieren un consumo de energía extremadamente bajo. 64 pp. Spanisch.
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Publicado por Verlag Unser Wissen Jul 2022, 2022
ISBN 10: 6204995987ISBN 13: 9786204995984
Librería: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Alemania
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Wurde eine neue Technik zur Leistungsreduzierung namens Voltage Scaling Stacked Transistor (VS-STACK) vorgestellt. Die vorgeschlagene Technik wurde mit einigen der bestehenden Techniken zur Leistungsreduzierung verglichen. Das Ergebnis zeigt eine kolossale Reduzierung des Stromverbrauchs für das NOR-Gatter mit 2 Eingängen. Die Leistungsaufnahme wird um 20% bis 90% reduziert. Außerdem gibt es eine enorme Verbesserung des Leistungsverzögerungsprodukts. Daher kann diese Technik für Hochgeschwindigkeitsschaltungen verwendet werden. Die Schaltung arbeitet im Unterschwellenbereich, der für Anwendungen geeignet ist, die einen extrem niedrigen Stromverbrauch erfordern. 68 pp. Deutsch.
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Publicado por Editions Notre Savoir Jul 2022, 2022
ISBN 10: 6204996037ISBN 13: 9786204996035
Librería: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Alemania
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Une nouvelle technique de réduction de la puissance appelée Voltage Scaling Stacked Transistor (VS-STACK) a été présentée. La technique proposée a été comparée à certaines des techniques de réduction de puissance existantes. Le résultat montre une réduction colossale de la consommation d'énergie pour la porte NOR à 2 entrées. La consommation d'énergie est réduite de 20 à 90%. De plus, il y a une amélioration considérable du produit retard puissance. Cette technique peut donc être utilisée pour des circuits à haute vitesse. Le circuit fonctionne dans la région du sous-seuil, ce qui convient aux applications qui nécessitent une consommation d'énergie extrêmement faible. 64 pp. Französisch.
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Publicado por Edizioni Sapienza Jul 2022, 2022
ISBN 10: 6204996045ISBN 13: 9786204996042
Librería: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Alemania
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -è stata presentata una nuova tecnica di riduzione della potenza chiamata Voltage Scaling Stacked Transistor (VS-STACK). La tecnica proposta è stata confrontata con alcune delle tecniche di riduzione della potenza esistenti. I risultati mostrano una riduzione colossale del consumo di energia per la porta NOR a 2 ingressi. Il consumo di energia viene ridotto dal 20% al 90%. Inoltre, si registra un enorme miglioramento nel prodotto del ritardo di potenza. Questa tecnica può quindi essere utilizzata per circuiti ad alta velocità. Il circuito opera in una regione di sottosoglia, adatta ad applicazioni che richiedono un consumo energetico estremamente ridotto. 64 pp. Italienisch.
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Publicado por Edições Nosso Conhecimento Jul 2022, 2022
ISBN 10: 6204996053ISBN 13: 9786204996059
Librería: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Alemania
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Taschenbuch. Condición: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Foi apresentada uma nova técnica de redução de potência chamada Voltage Scaling Stacked Transistor (VS-STACK). A técnica proposta foi comparada com algumas das técnicas de redução de potência existentes. O resultado mostra uma quantidade colossal de redução no consumo de energia para a porta NOR de 2input. O consumo de energia é reduzido em 20% a 90%. Além disso, há uma tremenda melhoria no produto de retardamento de potência. Por conseguinte, esta técnica pode ser utilizada para circuitos de alta velocidade. O circuito funciona na região do subthreshold, que é adequada para aplicações que requerem um consumo de energia extremamente baixo. 68 pp. Portugiesisch.
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Publicado por LAP LAMBERT Academic Publishing, 2013
ISBN 10: 3659310085ISBN 13: 9783659310089
Librería: Lucky's Textbooks, Dallas, TX, Estados Unidos de America
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Publicado por Artz Books, 2020
ISBN 10: 9389441196ISBN 13: 9789389441192
Librería: Books in my Basket, New Delhi, India
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Hardcover. Condición: New. ISBN:9789389441192.
Publicado por LAP LAMBERT Academic Publishing, 2013
ISBN 10: 365933538XISBN 13: 9783659335389
Librería: Lucky's Textbooks, Dallas, TX, Estados Unidos de America
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